FPGAASIC笔面试题(二):数字电路基础(常问13小题)

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文章目录

  • 题目1、bit, byte, word, dword, qword的区别
  • 题目2、什么是原码,反码,补码,符号-数值码。以8bit为例,给出 各自表示的数值范围
  • 题目3、数制转换
  • 题目4、逻辑函数及其化简
  • 题目5、什么是冒险和竞争,如何消除?
  • 题目6、设计一个2-4译码器
  • 题目7、设计BCD译码器,输入0~9
  • 题目8、MOS逻辑门
  • 题目9、用D触发器带同步高置数和异步高复位端的二分频的电路,画 出逻辑电路,Verilog描述
  • 题目10、CMOS反相器的功耗主要包括哪几部分?分别与哪些因素相关?
  • 题目11、transition time, propagation delay等参数的定义
  • 题目12、ASIC中低功耗的设计方法和思路(不适用于FPGA)
  • 题目13、输入一个8bit数,输出其中1的个数。如果只能使用1bit全加 器,最少需要几个?


题目1、bit, byte, word, dword, qword的区别

1byte = 8bit

1word = 2byte = 16bit

1dword = 2word = 4byte = 32bit

1qword = 2dword = 4word = 8byte = 64bit

题目2、什么是原码,反码,补码,符号-数值码。以8bit为例,给出 各自表示的数值范围

原码:符号位+真值,最高位表示符号位,以8bit为例。
[+3]= 0000_0011
[-3]= 1000_0011
表示范围:-127到+127
原码中0000和1000都表示0。

反码:正数的反码是它本身,负数的反码将原码除符号位外逐位取反。以8bit为例。
[+3]= [0000_0011]= [0000_0011][-3]= [1000_0011]= [1111_1100]反
表示范围:-127到+127
反码中0000_0000和1111_1111都表示0。

补码:正数的补码是它本身,负数的补码将原码除符号位外逐位取反再加1。以8bit为例。
[+3]= [0000_0011]= [0000_0011]= [0000_0011][-3]= [1000_0011]= [1111_1100]= [1111_1101]补
表示范围:-128到+127

补码中0的表示只有一种形式,即0000_0000,1000_0000表示-128。
以上是有符号数,对于无符号数来说都是来表示整数,其原码、反码、补码都是其本身。

更详细解释可参考维基百科。
https://zh.wikipedia.org/wiki/%E6%9C%89%E7%AC%A6%E8%99%9F%E6%95%B8%E8%99%95%E7
%90%86

题目3、数制转换

R进制数转换为十进制数:按权展开,相加

十进制数转化为R进制数:整数部分,除R取余法,除到商为0为止。小数部分,乘R取整法,乘到积为0
为止。

二进制数转化八进制数:三位一组,整数部分左边补0,小数部分右边补0。反之亦然。

二进制数转化十六进制数:四位一组,整数部分左边补0,小数部分右边补0。反之亦然。

127 -127 127.375 -127.375 十进制数转化为R进制数:整数部分,除R取余法,除到商为0为止。小数
部分,乘R取整法,乘到积为1为止。

127 = 0111_1111
-127 = 1111_1111
127.375 = 0111_1111.011
-127.375 = 1111_1111.011

题目4、逻辑函数及其化简

公式法
卡诺图法

题目5、什么是冒险和竞争,如何消除?

下面这个电路,使用了两个逻辑门,一个非门和一个与门,本来在理想情况下F的输出应该是一直稳定
的0输出,但是实际上每个门电路从输入到输出是一定会有时间延迟的,这个时间通常叫做电路的开关
延迟。而且制作工艺、门的种类甚至制造时微小的工艺偏差,都会引起这个开关延迟时间的变化。

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实际上如果算上逻辑门的延迟的话,那么F最后就会产生毛刺。信号由于经由不同路径传输达到某一汇 合点的时间有先有后的现象,就称之为竞争,由于竞争现象所引起的电路输出发生瞬间错误的现象,就 称之为冒险,FPGA设计中最简单的避免方法是尽量使用时序逻辑同步输入输出。

1、加滤波电容,消除毛刺的影响
2、加选通信号,避开毛刺 增加冗余项,消除逻辑冒险。

题目6、设计一个2-4译码器

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题目7、设计BCD译码器,输入0~9

BCD译码器也称为4-10线译码器
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题目8、MOS逻辑门

与非门:上并下串(上为PMOS,下为NMOS)
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或非门:上串下并
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反相器

题目9、用D触发器带同步高置数和异步高复位端的二分频的电路,画 出逻辑电路,Verilog描述

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题目10、CMOS反相器的功耗主要包括哪几部分?分别与哪些因素相关?

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1、P_dynamic  是电路翻转产生的动态功耗
2、P_short是P管和N管同时导通时产生的短路功耗
3、P_leakage   是由扩散区和衬底之间的反向偏置漏电流引起的静态功耗
静态功耗:CMOS反相器在静态时,P、N管只有一个导通。由于没有Vdd到GND的直流桐庐,所以 CMOS的静态功耗应该等于零。但实际上,由于扩散区和衬底的PN结上存在反向漏电流,所以会产生静态功耗。

短路功耗:CMOS电路在“0”和“1”的转换过程中,P、N管会同时导通,产生一个由Vdd到VSS窄脉冲电流,由此引起功耗

动态功耗:C_L 这个CMOS反相器的输出负载电容,由NMOS和PMOS晶体管的漏扩散电容、连线电容 和扇出门的输入电容组成。

题目11、transition time, propagation delay等参数的定义

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Transition Time(转换时间):输入和输出信号,上升时间:从10%Vdd上升到90%Vdd的时间,下降
时间L从90%Vdd下降到10%Vdd的时间。上升时间和下降时间统称为Transition Time。
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Propagation Delay(传播延时):在输入信号变化到超过50%Vdd到输出信号变化到超过50%Vdd之间
的时间。
Timing constraints include: setup time, hold time, recovery time, and minimum pulse width.
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在时钟沿来临前,输入信号的变化超过50%Vdd的时间到时钟变化超过50%Vdd的时间中,输入信号保
持稳定的最小时间。
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在时钟沿来临后,输入信号的变化超过50%Vdd的时间到时钟变化超过50%Vdd的时间中,输入信号保 持稳定的最小时间。
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复位或者置位信号变化超过50%Vdd的时间到时钟变化超过50%Vdd的时间中,时钟沿来临的前最小时 间,保证复位或置位完成。
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复位或者置位信号变化超过50%Vdd的时间到时钟变化超过50%Vdd的时间中,时钟沿来临的后最小时 间,保证置位或复位完成。
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最小脉冲宽度就是信号上升沿变化超过50%Vdd到下降沿变化低于50%Vdd时,测量高电平的最小脉冲 宽度,低电平最小宽度同理。
个人认为不能保证各个时间参数,可能会产生亚稳态。

题目12、ASIC中低功耗的设计方法和思路(不适用于FPGA)

1、合理规划芯片的工作模式,通过功耗管理模块控制芯片各模块的Clock,Reset起到控制功耗的目的。
2、门控时钟(Clockgateing):有效降低动态功耗 多电压供电:通过控制模块的电压来降低功耗多阈值电压

题目13、输入一个8bit数,输出其中1的个数。如果只能使用1bit全加 器,最少需要几个?

7个1bit全加器
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