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老SDRAM和DDR SDRAM时序图与信号完整性仿真结合运用(2) -版本博客图片丢失,增加图片后又不能上传,shit.

 

前一段时间只是以2410和6410时序图简单归纳了一下,现在将时序基础概念和详细计算过程彻底理一遍。    

   传播延迟

     信号从缓冲器出来之后,就要经过传输线到接收终端,信号在传输线上的传输的延时我们称为传播延迟(propagation delay),属于器件外部的延迟,它只和信号的传播速度和线长有关。

     最大/最小飞行时间

     飞行时间(Flight Time)参数,包括最大飞行时间(Max Flight Time)和最小飞行时间(Min Flight Time)。飞行时间包含了传播延迟和信号上升沿变化这两部分因素。在较轻的负载(如单负载)情况下,驱动端的上升沿几乎和接收端的信号的上升沿平行(如上图),所以这时候平均飞行时间和传播延迟时间大体相等;但如果在重负载(如多负载)的情况下,接收信号的上升沿明显变缓,这时候平均飞行时间就会远远大于信号的传播延迟。这里说的平均飞行时间是指Buffer波形的Vms到接收端波形Vms之间的延时,这个参数只能用于时序的估算,准确的时序分析一定要通过仿真测量最大/最小飞行时间来计算。上面只是对信号上升沿的分析,对于下降沿来说,同样存在着最大/最小飞行时间的参数,如下图。在时序计算时我们实际取的最大飞行时间是在上升沿和下降沿中取最长的那个飞行时间,而最小飞行时间则是取上升和下降沿中最短的那个飞行时间。也有些时候,人们对信号的最大/最小飞行时间还有其它称谓,比如在Cadence软件中,就将最大飞行时间称为最终稳定延时(Final Settle Delay),而将最小飞行时间称为最早开关延时(First Switch Delay)。

 

如下进行详细计算:

CPU范例

 

假设MCU的时钟频率为66MHz,时钟周期为15.15ns,其SDRAM的接口参数见下表:

明:MCU 在读SDRAM数据时,对输入数据的最小保持时间要求为3ns;对输入数据的最小setup时间       Tsetup_MCUin_min=Tclk-Taccess_time_max=15.15ns-10ns=5.15ns。MCU在对SDRAM写数据时,MCU的数据输出的Tsetup_MCUout =3ns,Thold_MCUout =7.5ns

SDRAM(例)

 

 说明:以133MHz为例,在对SDRAM读数据时,SDRAM的数据输出内部延迟时间

Tco_data_SDRAMout= Tacs_SDRAMout= Tclk-Tsetup_SDRAMout,其最大值为6ns(也即SDRAM的数据输出的setup时间最小为15.15-6=9.15ns),其最小值由data-out hold time_min(2ns)决定。在对SDRAM写数据时,SDRAM对输入的数据的最小保持时间Thold_SDRAMin=0.8ns,最小建立时间Tsetup_SDRAMin =1.5ns。

SDRAM的读时序

时序说明

MCU_CLK输出 一 SDRAM_CLK输入 一 经过 Tacs _ sdram之后数据送到SDRAM数据口一 数据传到MCU数据口一 SDRAM的后续时钟源数据保留Toh_sdram一 同时MCU侧进行数据采样。

由于SDRAM在输出数据时,其选取时钟来自于MCU,因此属于变型的共同时钟系统的通讯结构。

时序约束公式

由于MCU内部包含clock buffer,此时可忽略Tflt clka,也暂不考jitter,则时序约束公式简化为:

Tsetup_marin_SDRAM_read = Tcycle- Tflt_clkb- Tflt_data- Tco_data Tsetup

                        = Tclk- Tclk_delay Tdata_delay Tco_data Tsetup

                        = Tsetup_SDRAMout_max - Tclk_delay Tdata_delay Tsetup

Thold_ margin_SDRAM_read = Tco_data + Tdata_delay + Tclk_delay Thold

                         = Thold_SDRAMout_min + Tdata_delay + Tclk_delay Thold

(备注:Tdata_delay 和Tclk_delay均为走线延迟时间,并忽略和Flight的差异)

读时序的约束条件

计算时间裕量:

Tsetup_margin_SDRAM_read = Tsetup_SDRAMout_max - Tclk_delay Tdata_delay Tsetup

                     = 9.15ns - Tclk_delay Tdata_delay-5.15ns

                     = 4ns - Tclk_delay Tdata_delay > 0ns

                     Tdata_delay + Tclk_delay < 4ns

(备注:因为SDRAM输出的setup时间较长,相对于MCU的读要求,有4ns的裕量,因此,数据线和时钟线 的延迟之和,不能超过这个裕量。)

Thold_ margin_SDRAM_read = Thold_SDRAMout_min + Tdata_delay + Tclk_delay Thold_MCUin_min

                     = 2ns + Tdata_delay + Tclk_delay 3ns > 0ns

                     Tdata_delay + Tclk_delay > 1ns

(备注:如果SDRAM输出的hold时间大于MCU的hold要求,则上述约束条件自动满足;但SDRAM器件输出的hold时间趋于缩短,因此,需要通过走线延迟的方式来“缩短”setup时间,从而补偿和加长在MCU接收端的数据hold时间。)

SDRAM的写时序

 

时序说明

    由于MCU在发送数据的同时,也负责发送数据选通时钟,因此属于源同步系统。

时序约束公式

    Tsetup_margin_SDRAM_write= Tclk_delay + Tsetup_MCUout - Tdata_delay – Tsetup_SDRAMin

                                    = Tclk_delay + 3ns- Tdata_delay1.5ns

                                        Tclk_delay - Tdata_delay>-1.5ns

Thold_margin_SDRAM_write = Tdata_delay + Thold_MCUout –Tclk_delay– Thold_SDRAMin

           = Tdata_delay +7.5ns –Tclk_delay0.8ns

                          Tclk_delay - Tdata_delay<6.7ns

约束条件总结

读时序的约束条件

    1ns < Tdata_delay + Tclk_delay < 4ns

    考虑SDRAM各品牌的差异性,进一步加严约束,以提高设计的兼容性:

    即 1.5ns < Tdata_delay + Tclk_delay < 3ns

写时序的约束条件

    -1.5ns <Tclk_delay - Tdata_delay <6.7ns

    实际布线时,时钟线通常比数据线、地址线等线路的长度要长些或等长,因此

    0ns <Tclk_delay - Tdata_delay<6.7ns

综合的约束条件

    0ns <Tclk_delay - Tdata_delay<3ns

    1.5ns < Tdata_delay + Tclk_delay < 3ns (读数据的约束条件,相对较困难实现)

    按表面微带线150ps/in的计算,则数据线(时钟线)的长度不应超过10in 即250mm。

    按内层带状线180ps/in的计算,则数据线(时钟线)的长度不应超过8.3in 即210mm。

 

DDR的时序约束条件

 

 

 

说明(以DDR266为例)

        Tclk=7.5ns,Tch = Tcl=0.45*Tclk=3.38ns

        Tsetup_DDRin_min = 0.5ns

        Thold_DDRin_min = 0.5ns

        Tdv_SDRAMout= Tsetup_DDRout + Thold_DDRout

                            =tQH-tDQSQ=tHP tQHS tDQSQ=0.45*Tch-0.75ns-0.5ns=2.12ns

DDR的写约束条件

上图为某ARM11内核的MCU 的写DDR时序和参数(133MHz)分析,典型的源同步时序系统,在时钟的上下沿读取数据。

时序约束公式

    同SDRAM

Tsetup_margin_DDR_write= Tclk_delay + Tsetup_MCUout - Tdata_delay – Tsetup_SDRAMin

                                           = Tclk_delay + 0.95ns- Tdata_delay0.5ns

                                           Tclk_delay - Tdata_delay>-0.45ns

Thold_margin_DDR_write = Tdata_delay + Thold_MCUout –Tclk_delay– Thold_SDRAMin

                   = Tdata_delay +0.95ns –Tclk_delay0.5ns

                                          Tclk_delay - Tdata_delay<0.45ns

DDR的读约束条件

    上图为某ARM11内核的MCU 的读DDR时序和参数(133MHz)

    由于是在DQS的高(低)电平中间读取数据,因此需要按数据窗口的概念来修改约束条件:

    DDR 的理想数据窗口周期为0.45*Tclk=0.45*7.5ns=3.38ns(按最小值计算)

    DDR输出的实际数据窗口为Tdv_SDRAMout=2.12ns

    DDR输出数据和DQS的SKEW时间为0.5ns

    则Tdata_delay-Tclk_delay<tDQSQ_MCU – tDQSQ_DDR=0.85ns-0.5ns=0.35ns

       及 0.5ns+2.12ns +(Tdata_delay-Tclk_delay) >tQH_MCU=2.3ns

       (Tdata_delay-Tclk_delay)>-0.32ns

-0.32ns<Tdata_delay-Tclk_delay<0.35ns

DDR约束条件总结

读时序约束

-0.32ns<Tdata_delay -Tclk_delay<0.35ns

写时序约束

    -0.45ns<Tdata_delay -Tclk_delay<0.45ns

综合约束条件

    -0.32ns<Tdata_delay-Tclk_delay<0.35ns

即数据线和DQS线的传输延迟SKEW要严格控制在+/-0.3ns以内,此要求比SDRAM严格得多。

按表面微带线150ps/in的计算,则数据线和DQS线的长度偏差不应超过2in 即50mm。

按内层带状线180ps/in的计算,则数据线(时钟线)的长度不应超过1.6in 即40mm。

由于这个时间很短,信号的上升沿(下降沿)时间的影响不能忽略,也即度量延迟SKEW时,需要以信号的飞行时间(Flight)来取代delay时间,因此上述的长度偏差只是做参考,实际走线时要尽可能做到等长。

DDR对数据线的长度未做要求。


http://www.taodudu.cc/news/show-8457236.html

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