1.手动启动

在某个component(例如my_sequencer、my_env)的main_phase中手工启动sequence：

   task  my_sequencer::main_phase(uvm_phase phase);my_sequence  seq;phase.raise_objection(this);seq=my_sequence::type_id::create("seq");seq.start(this);phase.drop_objection(this);endtask

   task  my_env::main_phase(uvm_phase phase);my_sequence seq;phase.raise_objection(this);seq=my_sequence::type_id::create("seq");seq.start(i_agt.sqr);phase.drop_objection(this);endtask

如果使用了virtual sequence ，则放在virtual sequence里：

class my_virtual_seq extends uvm_sequence;`uvm_object_utils (my_virtual_seq)`uvm_declare_p_sequencer (my_virtual_sequencer)function new (string name = "my_virtual_seq");super.new (name);endfunctionapb_rd_wr_seq   m_apb_rd_wr_seq;wb_reset_seq   m_wb_reset_seq;pcie_gen_seq   m_pcie_gen_seq;task pre_body();m_apb_rd_wr_seq = apb_rd_wr_seq::type_id::create ("m_apb_rd_wr_seq");m_wb_reset_seq  = wb_reset_seq::type_id::create ("m_wb_reset_seq");m_pcie_gen_seq  = pcie_gen_seq::type_id::create ("m_pcie_gen_seq");endtasktask body();...m_apb_rd_wr_seq.start (p_sequencer.m_apb_seqr);forkm_wb_reset_seq.start (p_sequencer.m_wb_seqr);m_pcie_gen_seq.start (p_sequencer.m_pcie_seqr);join ...endtaskendclass

sequence里不需要raise objection、drop objection

class my_sequence extends uvm_sequence #(i2c_trans);`uvm_object_utils( my_sequence )`uvm_declare_p_sequencer( i2c_sequencer )i2c_trans tr;function new( string name = "i2c_base_sequence");super.new(name);tr = i2c_trans::type_id::create("tr");endfunctionvirtual task pre_body();endtaskvirtual task post_body();endtaskvirtual task body();`uvm_info(get_full_name(), " my_sequence body !", UVM_LOW)`uvm_send(tr);endtask
endclass

2.自动启动

default_sequence方式启动sequence，只需要在某个component(如my_env)的build_phase中设置如下代码即可：（最好在最顶层的class里面启动sequence，比如uvm_test类或其衍生类，即测试向量 ）

set的第一个参数和第二个参数构成了sequencer的路径。由于除了main_phase外，还存在其它任务phase，如configure_phase、reset_phase等，所以必须指定是那个phase，从而使sequencer知道在哪个phase启动这个sequence。第三个和第四个参数，以及uvm_cofig_db#( uvm_object_wrapper)中为什么是uvm_object_wrapper而不是uvm_sequence或者其它，则纯粹是由于UVM的规定，用户在使用时照做即可。

其实，除了在my_env的build_phase中设置default_sequence外，还可以在其他地方设置，比如top_tb、env等。 这种情况下set函数的第一个参数和第二个参数应该改变一下。另外，还可以在其他的component里设置，比如my_agent的build_phase里： 只需要正确地设置set的第二个参数即可。

例如my_env中：

virtual function void  build_phase(uvm_phase phase);super.build_phase(phase);...uvm_config_db#(uvm_object_wrapper)::set(this,"i_agt.sqr.main_phase","default_sequence",my_sequence::type_id::get());
endfunction

例如top_tb中：

module  top_tb;initial begin...uvm_config_db#(uvm_object_wrapper)::set(null,"uvm_test_top.i_agt.sqr.main_phase","default_sequence",my_sequence::type_id::get());end
endmodule

例如my_agent中：

function void my_agent::build_phase(uvm_phase phase);super.build_phase(phase);...uvm_config_db#(uvm_object_wrapper)::set(this,"sqr.main_phase","default_sequence",my_sequence::type_id::get());
endfunction

通常config_db都是成对出现的，有set就有相应的get。但是在这里不需要再sequencer中手工写一些get相关的代码，UVM已经做好了这些，读者无需再把时间花在这上面。 在uvm_sequence这个基类中，有一个变量名为starting_phase，它的类型是uvm_phase，sequencer在启动default_sequence时，会自动做如下相关操作，seq是sequencer中自带一个sequence类型句柄：

task my_sequencer::main_phase(uvm_phase phase);...seq.starting_phase=phase;seq.start(this);...
endtask

因此，可以在sequence中使用starting_phase进行提起和撤销objection，只有将sequence作为sequencer的某动态运行phase的default_sequence时，其starting_phase才不为null。

class case0_sequence extends uvm_sequence #(my_transaction);my_transaction my_trans;function new(string name = "case0_sequence");super.new(new);endfunctionvirtual task pre_body();`uvm_info("sequence0","pre_body is called!!!",UVM_LOW)endtaskvirtual task post_body();`uvm_info("sequence0","post_body is called!!!",UVM_LOW)endtaskvirtual task body();if(starting_phase != null)starting_phase.raise_objection(this);`uvm_info("sequence0","post_body is called!!!",UVM_LOW)`uvm_do(my_trans);#100;if(starting_phase != null)starting_phase.drop_objection(this);endtask`uvm_object_utils(case0_sequence)endclass	  			

从而，objection完全与sequence关联在一起，在其他任何地方都不必再设置objection。